晶圓制程工藝，嚴(yán)格說來這是門很復(fù)雜的（應(yīng)用）技術(shù)體系。晶圓制程工藝達到1nm會怎樣？我認(rèn)為這個連不少的行內(nèi)資深人士都不容易給出全面且正確的答案。這就有點像是：現(xiàn)在很多的國家能制造大量的常規(guī)燃料火箭（對應(yīng)于當(dāng)前半導(dǎo)體行業(yè)的主流制程），現(xiàn)在也有少數(shù)的國家在研發(fā)可重復(fù)使用火箭（對應(yīng)于未來半導(dǎo)體行業(yè)的5nm和3nm等制程），再之后可能有少數(shù)的國家研制出比可重復(fù)回收火箭更先進的航天運輸工具（對應(yīng)于半導(dǎo)體行業(yè)的1nm等制程），那么比可重復(fù)回收火箭更先進的航天運輸工具會是什么樣的？現(xiàn)在其實沒有人能準(zhǔn)確地想象出來（重在應(yīng)用）。

前不久，有臺灣媒體報道過：臺積電的創(chuàng)始人張忠謀向媒體記者表示，摩爾定律可能在半導(dǎo)體行業(yè)中還會延續(xù)10年的時間，臺積電等晶圓制造廠商能夠研發(fā)并投產(chǎn)3nm制程工藝。此后，晶圓制造廠商們能不能研發(fā)出可量產(chǎn)的2nm制程工藝，眼下看來還存在不確定性。而晶圓大廠們要研發(fā)出可商業(yè)化量產(chǎn)的1nm制程工藝，就會面臨非常大的難度。

就假設(shè)今后確實有少數(shù)的晶圓大廠研發(fā)出了可商業(yè)化的1nm制程，那么會怎么樣呢？有人猜想，“這會使采用該技術(shù)生產(chǎn)的芯片價格居高不下，這又會導(dǎo)致較少客戶選擇該項技術(shù)，進而惡性循環(huán)......從商業(yè)因素考慮，大部分芯片設(shè)計公司恐怕依舊會選擇相對成熟，或者稱為相對‘老舊’的制造工藝。”事實上，1nm制程工藝到今天還只是處于實驗室研究的階段。

2016年的時候，網(wǎng)絡(luò)上出現(xiàn)過一篇文章，其中有這樣寫到：

芯片的制造工藝常常用90nm、65nm、40nm、28nm、22nm、14nm來表示，比如Intel的六代酷睿系列CPU就采用Intel自家的14nm制造工藝�，F(xiàn)在的CPU內(nèi)集成了以億為單位的晶體管，這種晶體管由源極、漏極和位于他們之間的柵極所組成，電流從源極流入漏極，柵極則起到控制電流通斷的作用。而CPU上形成的互補氧化物金屬半導(dǎo)體場效應(yīng)晶體管柵極的寬度，也被稱為柵長。柵長越短，則可以在相同尺寸的硅片上集成更多的晶體管——Intel曾經(jīng)宣稱將柵長從130nm減小到90nm時，晶體管所占得面積將減小一半；在芯片晶體管集成度相當(dāng)?shù)那闆r下，使用更先進的制造工藝，芯片的面積和功耗就越小，成本也越低。

柵長可以分為光刻柵長和實際柵長，光刻柵長則是由光刻技術(shù)所決定的。由于在光刻中光存在衍射現(xiàn)象以及芯片制造中還要經(jīng)歷離子注入、蝕刻、等離子沖洗、熱處理等步驟，因此會導(dǎo)致光刻柵長和實際柵長不一致的情況。另外，同樣的制程工藝下，實際柵長也會不一樣，比如雖然三星也推出了14nm制程工藝的芯片，但其芯片的實際柵長和Intel的14nm制程芯片的實際柵長依然有一定差距。

前面說了縮短晶體管柵極的長度可以使CPU集成更多的晶體管或者有效減少晶體管的面積和功耗，并削減CPU的硅片成本。正是因此，CPU生產(chǎn)廠商不遺余力地減小晶體管柵極寬度，以提高在單位面積上所集成的晶體管數(shù)量。不過這種做法也會使電子移動的距離縮短，容易導(dǎo)致晶體管內(nèi)部電子自發(fā)通過晶體管通道的硅底板進行的從負極流向正極的運動，也就是漏電。而且隨著芯片中晶體管數(shù)量增加，原本僅數(shù)個原子層厚的二氧化硅絕緣層會變得更薄進而導(dǎo)致泄漏更多電子，隨后泄漏的電流又增加了芯片額外的功耗。

為了解決漏電問題，Intel、IBM等公司可謂八仙過海，各顯神通。比如Intel在其制造工藝中融合了高介電薄膜和金屬門集成電路以解決漏電問題；IBM開發(fā)出SOI技術(shù)——在在源極和漏極埋下一層強電介質(zhì)膜來解決漏電問題；此外，還有鰭式場效電晶體技術(shù)——借由增加絕緣層的表面積來增加電容值，降低漏電流以達到防止發(fā)生電子躍遷的目的......

上述做法在柵長大于7nm的時候一定程度上能有效解決漏電問題。不過，在采用現(xiàn)有芯片材料的基礎(chǔ)上，晶體管柵長一旦低于7nm，晶體管中的電子就很容易產(chǎn)生隧穿效應(yīng)，為芯片的制造帶來巨大的挑戰(zhàn)。

在現(xiàn)在的材料下，晶圓的工藝制程的極限是5nm。我們知道，這個工藝越先進，晶體管就越小，相同面積的芯片就可能塞進更多的晶體管了，理論上能芯片的性能和功耗都會得到改善。

但是，它也會有很多負面的作用，最主要的就是漏電流，隨著溝道長度（就是制程）的縮小，這個漏電流就越嚴(yán)重，制程帶來的好處基本上被這些負面作用抵消了，雖然像英特爾、IBM等采用了一些新的手段（如FinFet）去改善漏電流等問題，但它總是有個限度 的。

當(dāng)制程達到5nm以下時，又有新的問題出現(xiàn)，這就是“量子隧穿效應(yīng)”，所謂量子隧穿效應(yīng)指的是電子能夠穿過它們本來無法通過的墻壁（如閘極）的現(xiàn)象，甚至?xí)�造成晶體管失控。

所以說，能不能達到1nm的制程？也不是不可以，那一定要新的材料，如碳納米管，但是目前以硅為材料的晶體管，我覺得不會出現(xiàn)1nm。

倒不是絕對做不到，以現(xiàn)在的激光蝕刻工藝是能夠做到的，無非就是殘次品多一些，但光把硬件做出來沒用啊，在晶體芯片領(lǐng)域，功耗、集成密度、時鐘頻率是三個相互依賴又相互矛盾的存在，集成密度低，電壓就要高，性能才上得去，集成密度高，電壓必須得低，否則會燒毀。拿CPU來說，那些3.6G、3.8G、4G甚之5G的高頻處理器幾乎都是40納米以上的，到現(xiàn)在22納米級別基本都在3G內(nèi)，再高就沒法做到了，功耗也從以前44納米的220瓦、120瓦、95瓦，降到現(xiàn)在四五十瓦，它必須得降電壓，否則20幾納米那么細的導(dǎo)體肯定承受不了而燒毀。你這個問題其實非常不專業(yè)，1納米工藝能不能做到？答案是肯定的，但1納米制程用多大電壓呢？恐怕10瓦都承受不了，即使能承受，10瓦功耗的芯片頻率得降到1G以內(nèi)了，這樣以來這1納米將毫無意義，雖然集成度高了，核心容納大了，但你用它做什么？開一百個窗口玩掃雷？

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如果圓晶工藝制程達到1nm，那么會有兩個結(jié)果：

①高端的半導(dǎo)體會很貴，因為成本是在太高了；與此同時，中低端的會比現(xiàn)在便宜

②采用1nm工藝的芯片性能非�？植�

今年亮相的7nm工藝

按照目前的曝光來看，今年7nm的工藝的芯片會在年底左右上市，給用戶使用。例如蘋果的A12處理器和華為的麒麟980處理器、高通的855處理。這些都是用上了臺積電的7nm工藝。

但是，這還不是最先進的工藝，臺積電的CEO前段時間表示，5nm工藝將會在明年年底投入使用，預(yù)計在2020年左右量產(chǎn)。那么到了2020年的iPhone的芯片或許會用上5nm工藝。

作為競爭對手，三星當(dāng)然是不甘落后。三星7nm工藝會稍后一點量產(chǎn)，但是三星拿出了秘密武器——3nm工藝。他們計劃2019年交付v0.01版本的PDK，2021年進行試產(chǎn)。預(yù)計在2021年年底和2022年左右能夠量產(chǎn)。

開發(fā)成本

但是成本也會噌噌噌的上漲：IBS的測算過，10nm芯片的開發(fā)成本超過了1.7億美元，目前最先進的7nm工藝接近3億美元，預(yù)計5nm超過5億美元，3nm的工藝更加恐怖：如果要基于3nm開發(fā)出英偉達GPU一樣復(fù)雜的芯片，設(shè)計成本就將高達15億美元。

如果要開發(fā)到1nm工藝的話，成本會繼續(xù)飆升。通常用上最先進的工藝的都是高端芯片，那么這些高端芯片的成本都是非常高，自然會轉(zhuǎn)嫁給消費者。

不過，1nm工藝的出現(xiàn)，意味著2nm和3nm這些工藝會下放到中端芯片上。高端芯片雖然貴，但是中端芯片在市場定位中端，不能過貴。用上了相對于現(xiàn)在來說，更加先進的工藝，在發(fā)熱和能耗上都有非常好的表現(xiàn)。大家玩游戲的時候手機和電腦的表現(xiàn)都會好很多。

更先進的納米制程意味著在更低的發(fā)熱和能耗，也意味著在一定發(fā)熱和能耗的情況下，能在同一空間容納更多的晶體管。很多高端芯片會以性能為優(yōu)先考慮對象，所以會保持現(xiàn)在的能耗和發(fā)熱情況下，實現(xiàn)性能大爆炸。

1nm工藝什么時候來

來一個實際一點的。臺積電的前CEO張忠謀表示在出席歐洲商會午餐會時表示：3納米制程約在二年內(nèi)開發(fā)成功。同時，即使面臨“摩爾定律”失效的挑戰(zhàn)，2納米制程仍可望在2025年前出現(xiàn)。

張忠謀是臺灣半導(dǎo)體行業(yè)的教父級人物，放在全世界都是牛逼哄哄的人，所以他的話是有可信度的。如無意外，2025年前2nm面世，那么1nm工藝起碼也得再等個2年或者3年。

英特爾目前還在打磨14nm工藝，但是英特爾表示不服氣。因為英特爾10nm光刻技術(shù)制造出來的鰭片、柵極間隔更�。ㄓ⑻貭枌Ρ乳g隔對比，更有比較的實際意義）。因此在晶體管密度上幾乎是臺積電、三星的兩倍，達到了每平方毫米1億個晶體管，同時保持了邏輯單元高度低的優(yōu)良傳統(tǒng)，在3D堆疊上更有優(yōu)勢。英特爾表示，它家的10nm工藝能夠媲美其他的7nm工藝。只不過，什么時候上10nm工藝還遙遙無期呢。

電子的直徑約是0.0068261納米，當(dāng)工藝達到一納米的時候，每個通道僅能夠幾個電子通過，這時候量子效應(yīng)起主要作用。由于量子隧道效應(yīng)的影響，電子能夠隨機躍遷，直接影響到晶圓的效率。按照現(xiàn)在的物理理論，是不能去除量子隧道效應(yīng)的影響，因此傳統(tǒng)芯片制造工藝基本走到了盡頭。

個人覺得50年內(nèi)不會出現(xiàn)1納米工藝，制造成本和實際意義都不大。以后硬件主要在云計算、量子計算、光子計算、DNA計算等方面發(fā)展。一段時間內(nèi)會對計算芯片結(jié)構(gòu)重新設(shè)計，其他輔助硬件進行拓撲結(jié)構(gòu)、性能等方面更新，出現(xiàn)大量專業(yè)性領(lǐng)域的計算芯片。同時對軟件深度改造、加大算法研究。二進制到多進制更替等。一系列手段加速運算能力發(fā)展。

我是外行，但光刻技術(shù)的壁壘和電子的遂穿導(dǎo)致想在5nm以下生產(chǎn)難度極大。雖然各種介質(zhì)，新材料及技術(shù)能一定成度上讓不可能變成理論可能。但所花費的物力，材力，是不可同日而語的。螺旋槳的飛機變成了渦扇，渦扇又變成了渦噴，周邊技術(shù)的成熟，導(dǎo)致了原本工藝的改進甚至淘汰。量子計算是一個方向，也是可能會有其他的的方向產(chǎn)生。人類從來沒有被一條路堵死過。船到橋頭自然直，變革已經(jīng)不遠！

線寬會有限度的，不可能一直小下去，目前出于材料方面的問題，10幾納米已經(jīng)非常困難，但是目前依然有向7納米以下制程邁進的趨勢。個人看法1納米在現(xiàn)有單晶硅上比較難以實現(xiàn)。未來的材料趨勢還是要看各大實驗室的研究結(jié)果�？赡艿难芯糠较驗閱螌宇愃剖�墨烯的單一元素構(gòu)成極薄材料。

制程達到1nM，以100個nM單元做1只晶體管，一片芯片以10X10mm面積可以容納10的12次方個晶體管，也就是1萬億只晶體管做的電路，這樣的晶體管稱為納米晶體管，做存儲單元6只晶體管一個，可存2千億比特信息的RAM，相當(dāng)于內(nèi)存200G，八顆芯片組成200G內(nèi)存條，如果EDA水平再高點容量可達1000G。做成閃存的話，一個芯片再大點就有做到1T的容量。

小尺寸芯片未來恐怕也沒有市場的，當(dāng)連接了云端高級別的運算能力設(shè)備后，終端只要具備強大通信能力即可，這也是現(xiàn)在許多芯片大廠減少了資本支出的原因，通信能力才是未來終端設(shè)備的靚點，而不是超強悍或微型化的芯片運算能力。所以假設(shè)1nm的制程真的可實現(xiàn)，如果沒有機會用上個人終端設(shè)備，那也不可能有廠商去發(fā)展，因為不具備規(guī)模。